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發表於 : **週五 12月 27, 2002 10:01 pm**

我是有用Google找過..但對我可能還是太難..有人願意說一下嗎?

Thank in advance!

發表於 : **週五 12月 27, 2002 10:36 pm**

哪一方面的latch up?

發表於 : **週六 12月 28, 2002 8:24 am**

指 CMOS 受到雜訊干擾而產生的大量消耗電流,
如同 SCR, 因為 CMOS 結構類似 SCR.

發表於 : **週六 12月 28, 2002 11:21 am**

JesseChen 寫:我是有用Google找過..但對我可能還是太難..有人願意說一下嗎?

就IC,
簡單來說,就是因為IC的電晶體是一起放在一個die上,
所以會寄生電晶體,大部分的時候寄生電晶體不會打開,
但是有時寄生電晶體會被雜訊或其他因素給打開,
此時就會有大量的電流由vdd到gnd.......
所以晶片無法如平常一樣的工作及會異常發熱....
發生Latch up後,除了關機並無好的解決方法......

防止Latch up的方法,我所知的都是在IC design時就使用的,
我想不是做IC design的人應該很難聽懂,所以我就不寫出來了.
:aa:

發表於 : **週六 12月 28, 2002 11:26 am**

忍了好久，總覺得這個問題應先恭請"正牌"的科班老師浮出水面來指導啊！(小的只是在補習班"打零工"教Microsoft Office糊口的"老輸")

如果您所指的是一般Op-amp的話，此現象常發生在單增益「電壓隨耦器」上，即是輸出電壓等於輸入電壓的工作條件。當意外的輸入一極高的訊號電壓時，Op-amp的「反相輸入端」也得到一個等幅的負回授電壓，可能致使「反相輸入端」"看進去"Op-amp內部的電晶體呈現"飽和"狀態，失去了負回授的調節機制，反而成了"正回授"而令輸出"卡住"在一極端的電位上！

※避免 Latch-up 現象的方法：
1).選用適當的Op-amp，或專用的 Buffer amp。例如早期的μA741、TL07X，它們的"Differential input voltage"皆能高於電源電壓…。

2).兩輸入端各串入較高數值的電阻以減少偏壓電流。

3).追加 Clamping 電壓箝位電路，保證(+)輸入端的電位不會高於(-)輸入端。

4).限制最大的輸入電壓振幅，此方法最為有效，且不損及元件原有特性。

※以上有任何誤導則請眾老師指正，感恩不已！ :bs:

發表於 : **週日 12月 29, 2002 4:07 pm**

既然老輸都舉了例子,那我也抓幾張圖供科班老書使用,

藍色是原本的電晶體

紅色也是原本的電晶體,
但是注意在下面的NPN/PNP不是設計上預計有的,
是在這樣的製程中產生的,無法避免,
只能想辦法避免它們被turn on :mad:

舉個例,如何Latchup :ale:

發表於 : **週一 12月 30, 2002 10:01 pm**

感恩,努力!

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何謂Latch up?

何謂Latch up?

Re: 何謂Latch up?